آزمايشگاه FPGA

سرپرست آزمايشگاه: دكتر محمدكاظمي

 كارشناس آزمايشگاه: مهندس ميريان

هدف از اين آزمايشگاه ، آشنايي با تراشه هاي FPGA و CPLD و زبان VHDL مي‌باشد. در اين آزمايشگاه دانشجويان با نرم افزار Xilinx ISE و شبيه‌ساز ModelSim آشنا شده، به مدت 16 هفته در جلساتي به مدت سه ساعت به مدلسازي رفتاري، جريان داده، ساختاري، و ماشين حالت ميپردازند:

     آزمايش اول: آشنايي با نرم افزار Xilinx ISE (آشنايي با محيط شماتيكي نرم افزار)، نيم جمع كننده، تمام جمع كننده، جمع كننده 4 بيتي.

     آزمايش دوم: آشنايي با شبيه ساز ModelSim (پياده سازي و عناصر پايه VHDL)، تبديل باينري به گري، ديكدر 3×8، مالتي­پلكسر1×8.

     آزمايش سوم: مدلسازي رفتاري، نمايش روي 7Segment، پياده سازي تايمر و كانتر، اندازه گيري دما.

     آزمايش چهارم: مدل سازي جريان داده، مالتي پلكسر 4 تايي، طراحي حافظه RAM و ROM و ذخيره و بازيابي اطلاعات.

     آزمايش پنجم: مدلسازي ساختاري، طراحي يك FA از يك HA، طراحي يك ALU با استفاده از. FA

     آزمايش ششم: مدل سازي رفتاري و ماشين حالت، نمايش روي LCD، استفاده از ديپ سوئيچ و صفحه كليد براي دريافت اطلاعات.

     آزمايش هفتم: آشنايي با ماشين حالت، سيستم تشخيص دهنده رشته بيت، كنترل كننده ترافيك.

     آزمايش هشتم: آشنايي با حلقه ها و زيربرنامه هـا (فانكشن و پروسيجر)، ضرب كننده 32 بيتي، نمايش يك عدد سه رقمي توسط رفرش كردن. 7Segment

 
تاریخ به روز رسانی:
1397/12/06
تعداد بازدید:
262
مشاهده نظرات (تعداد نظرات 0

ارسال نظرات
نام
آدرس پست الكترونيكي شما
شماره تلفن
توضيحات
تغییر کد امنیتی
كد امنيت
دانشگاه اصفهان
آدرس: اصفهان، ميدان آزادي، دانشگاه اصفهان،ميدان خوارزمي، ابتداي بلوار سلامت، ساختمان انصاري
كدپستي: 8174673441
تلفن: 37932685 تلفكس: 36682887
Powered by DorsaPortal